Układy logiki programowalnej

Dariusz Kania

Uzyskaj dostęp

Zakup książkę

ISBN/ISSN:

978-83-01-17052-3

DOI:

Wydawnictwo:

Wydawnictwo Naukowe PWN

Rok wydania:

2012

Liczba stron:

222

XML:ISBN/ISSN:

ONIX MARC21

Bibliografia:

Kania, Dariusz. Układy logiki programowalnej. Red. . Warszawa: Wydawnictwo Naukowe PWN, 2012, 222 s. ISBN 978-83-01-17052-3

Bibliografia refWorks:

RT Book, Whole

SR Electronic(1)

A1 Kania, D.

T1 Układy logiki programowalnej

PB Wydawnictwo Naukowe PWN

PP Warszawa

YR 2012

SN 978-83-01-17052-3

Bibliografia BibTex:

@Book{ 42503, author = "Kania, Dariusz", editor = "", title = "Układy logiki programowalnej", publisher = "Wydawnictwo Naukowe PWN", year = "2012", address = "Warszawa", isbn = "978-83-01-17052-3" }

Bibliografia endNote:

TY - BOOK

AU - Kania, Dariusz

ED -

TI - Układy logiki programowalnej

PB - Wydawnictwo Naukowe PWN

CY - Warszawa

PY - 2012

SN - 978-83-01-17052-3

ER -

Netografia (standard APA):

Kania, Dariusz. Układy logiki programowalnej [baza danych online] Warszawa: Wydawnictwo Naukowe PWN, 2012 [dostęp: 27 04 2024]. Dostęp w Ibuk Libra: https://libra.ibuk.pl/reader/uklady-logiki-programowalnej-dariusz-kania-42503.

logika programowania

Najważniejszą zaletą książki jest zwarte i kompleksowe przedstawienie podstawowych zagadnień związanych z syntezą układów cyfrowych dedykowaną dla różnych rodzin układów programowalnych i zobrazowanie ich za pomocą prostych, możliwych do prześledz...

Więcej

ISBN/ISSN:

978-83-01-17052-3

DOI:

Wydawnictwo:

Wydawnictwo Naukowe PWN

Rok wydania:

2012

Liczba stron:

222

XML:ISBN/ISSN:

ONIX MARC21

Przedmowa8
1. Wprowadzenie12
1.1. Trochę historii – etapy rozwoju układów programowalnych14
1.2. Struktura rdzeni programowalnych: PLE, PLA, PAL, Folded NAND, Folded NOR15
1.3. Proste układy programowalne (SPLD – Simple PLD)17
1.4. Złożone układy programowalne – CPLD, FPGA17
1.4.1. Układy CPLD, FPGA – różnice19
1.4.2. Wpływ architektury na sposób prowadzenia syntezy logicznej28
1.5. Programowalne systemy na chipie (pSoC – programmable System on Chip)30
1.5.1. Zasoby sprzętowe układów pSoC32
1.5.2. Zasoby programowe układów pSoC – wirtualne komponenty32
Literatura34
2. Podstawowe pojęcia36
2.1. Od teorii mnogości, algebry Boole’a do realizacji układowych36
2.2. Elementy teorii grafów41
2.3. Metody opisu funkcji logicznych45
2.3.1. Hipersześcian, kostka, implikant, minterm45
2.3.2. Format berkeleyowski opisu funkcji logicznych48
2.3.3. Binarne diagramy decyzyjne51
2.3.4. Opis zespołów funkcji za pomocą grafu wyjść63
Literatura65
3. Podstawy teoretyczne syntezy logicznej67
3.1. Minimalizacja wyrażeń boolowskich67
3.1.1. Reprezentacja przestrzeni boolowskiej na płaszczyźnie – siatka Karnaugha67
3.1.2. Minimalizacja funkcji za pomocą siatek Karnaugha69
3.1.3. Algorytmiczne metody minimalizacji70
3.2. Dekompozycja wyrażeń boolowskich78
3.2.1. Podstawy teoretyczne dekompozycji78
3.2.2. Metody wyznaczania złożoności kolumnowej81
3.2.3. Podstawowe modele dekompozycji złożonej89
3.2.4. Dekompozycja zespołu funkcji92
3.2.5. Dekompozycja funkcji a cięcie BDD93
3.2.6. Dekompozycja nierozłączna funkcji96
3.3. Optymalizacja wyrażeń boolowskich97
Literatura101
4. Odwzorowanie technologiczne układów cyfrowych w strukturach SPLD103
4.1. Elementy syntezy logicznej ukierunkowanej na układy SPLD104
4.1.1. Różnice w procesie syntezy dedykowanej dla architektury PAL i PLA105
4.1.2. Wykorzystanie możliwości ustawiania stanu aktywności wyjścia106
4.1.3. Minimalizacja zespołu funkcji w realizacji układów w strukturach typu PAL108
4.1.4. Podział układu na poszczególne struktury SPLD115
Literatura121
5. Odwzorowanie technologiczne układów cyfrowych w strukturach CPLD123
5.1. Wykorzystanie specyficznych zasobów sprzętowych układów CPLD123
5.1.1. Nierównomierny rozdział iloczynów123
5.1.2. Ekspansja liczby iloczynów wykorzystująca trójstanowe bufory wyjściowe134
5.2. Dekompozycja w syntezie dedykowanej dla CPLD143
5.2.1. Dekompozycja kolumnowa – metoda minimalizacji iloczynów147
5.2.2. Dekompozycja wierszowa – dopasowanie do struktury bloku typu PAL152
5.3. Synteza ukierunkowana na wykorzystanie elementu XOR161
5.3.1. Minimalizacja ukierunkowana na odwzorowanie funkcji w blokach typu PAL z elementem XOR161
5.3.2. Dekompozycja ukierunkowana na wykorzystanie elementów XOR163
5.4. Diagramy BDD w syntezie dedykowanej dla CPLD167
5.4.1. Diagramy BDD w dekompozycji wierszowej170
5.4.2. Diagramy BDD z atrybutem negacji w procesie odwzorowania funkcji w blokach typu PAL z elementem XOR171
Literatura175
6. Odwzorowanie technologiczne układów cyfrowych w strukturach FPGA179
6.1. Istota dekompozycji w syntezie ukierunkowanej na FPGA179
6.2. Strategie podziału projektowanego układu179
6.2.1. Kierunki prowadzenia podziału układu, dekompozycji funkcji180
6.3. Efektywna dekompozycja zespołów funkcji184
6.3.1. Kodowanie wzorców kolumn ukierunkowane na minimalizację liczby wejść190
6.3.2. Strategia doboru odpowiednich zespołów funkcji195
6.4. Diagramy BDD w dekompozycji ukierunkowanej na struktury FPGA204
6.4.1. Dekompozycja iteracyjna – dwukrotne cięcie BDD204
6.4.2. Dekompozycja wielokrotna – podwójne cięcie BDD207
6.4.3. Dekompozycja zespołów funkcji opisanych za pomocą BDD208
Literatura215
Skorowidz218